编码:整改后的PCB结构及走线 整改后的以太网眼图

2018-10-25 17:29 来源:未知

  然后从道理图下手,查抄PHY芯片的外围电路和对照处置器的引脚挨次,如图1所示,外围电路接线无误,设想合适设想规范。继续查抄以太网的变压器电路,如图2所示,该电路也合适设想规范。道理图设想根基能够解除。

  差分电路的测试次要是通过物理层分歧性测试,通过度歧性测试评估差分信号的信号质量。本次测试的目标是为了进一步阐发差分信号的设想能否满足要求。测试成果如下:

  其次从信号线上的婚配电阻进行阐发。因为百兆以太网的PHY芯片到变压器之间的差分线的电阻进行婚配走线所示。同时隔离变压器的两头抽头具有“Bob Smith”终接,通过75电阻和1000pF电容接到机壳地。然而查阅DP83848KSQ芯片的手册,如图11所示,提到婚配电阻有Layout要求:49.9电阻和0.1uF退偶电容必需接近PHY端放置。

  以太网屡次呈现通信非常、丢包等现象,能否会想到是硬件电路设想问题?成熟的以太网电路设想看似简单,但若何包管通信质量,在通信非常时若何快速定位问题,本文将通过现实案例来讲述收集通信非常的解析过程和处置方案。

  一日,焦点板基于TI公司的DP83848KSQ PHY芯片二次开辟时搭建一路百兆以太网电路,在研发测试阶段,发觉以太网电路屡次呈现通信非常,表示为工作一段时间后收集主动掉线,无法重连。多台样机均表示出同样的现象,于是研成长开一系列的问题定位。

  测试无误后,从头进行道理图设想,在信号线和节制线上插手串阻。PCB设想方面,数据线阻抗婚配,把49.9的电阻和0.1uF电容接近PHY端放置,差分信号线阻抗。从头拿到样机后进行收集通信,持续通信三天后无掉线现象,同时丢包率也满足要求,问题处理。整改后的PCB结构及走线 整改后的以太网眼图波形

  成熟的以太网电路设想看似简单,但若何包管通信质量,硬件设想也尤为主要。一个很小的降低成本的考虑,可能问题就会在量产时被无限放大,最终面对的是硬件改版、人力投入、成本添加、项目延期。在设想前期把这些问题考虑进去,就能够避免不需要的问题发生。

  PCB的阻抗又能够从两方面进行阐发。一是走线的阻抗,二是信号线上的婚配电阻。

  图9 差分信号PCB走线看出,差分信号的PCB走线,最小值为100,具有这个误差的缘由是在于差分信号线上的庇护器件和婚配电阻,有器件必然就会发生焊盘,所以导致实测值与理论值误差10也是有可能的,因为在PCB设想阶段要求差分信号的走线,走线阻抗最大答应误差10%,所以实测根基能满足设想要求。差分信号的阻抗根基合适要求,继续进行下一项阐发。

  于是查看PCB结构,成果发觉现实的结构将电阻电容放置在接近变压器的一侧。手册虽然没有描述到该电阻放置错误会有什么影响,于是通过飞线的方式,把电阻电容放置在PHY端,再连系数据线和节制线的反射问题,在信号线的电阻,查抄无误后,上电进行分歧性测试,最终测试成果为Pass,测试成果如图12、13所示,从图12能够看出,整改后的眼图模板测试比整改前的要好,各项测试数据也满足要求。同时也进行通信不变性测试,最终通信测试48h后,以太网无掉线%。

  数据信号波形测试:在信号测试时,发觉PHY芯片的数据信号和节制信号有非常的波形,如下图3、4所示:

  起首从PCB走线的阻抗进行阐发,以太网的差分信号是有差分100阻抗要求,本次采用的是E5071C收集阐发仪进行测试,测试成果如图9所示:

  于是查看道理图设想,发觉信号线和节制线上均没有串接电阻,同时PCB上单端信号线的阻抗,信号传输过程中感遭到阻抗突变,导致信号发生反射,继而发生过冲和振铃现象。

  从图3和图4能够看出,处置器与PHY端之间的数据信号呈现信号完整性问题-反射,均具有振铃和过冲问题,且过冲的幅值已超出芯片可接管范畴(芯片与处置器的以太网IO均为3.3V供电),可能会导致IO口永世性的损坏,且易发生EMI问题。

  从图7和图8能够看出,物理层分歧性测试成果为Fail,测试欠亨过的项次要是以太网眼图模板测试、负过冲测试、边缘对称度测试。从图8的测试成果能够看出,差分信号的幅值曾经超出尺度值,曾经触碰着眼图模板。差分信号的幅值过大,可能是因为信号的反射导致。

  (1)PCB走线)以太网PHY和处置器端的数据线和节制线留意阻抗婚配,避免反射。由于信号在传输过程中感遭到阻抗不婚配时,容易发生反射,同时驱动能力过大时也会容易发生反射。在道理图设想时,若无法预测PCB走线长度,建议在信号线和节制线的小电阻,且信号线阻抗处置;

  变压器是串联在差分信号线上的用于隔离的器件,引脚就会发生寄生参数,也会发生阻抗突变,所以也是需要进行考虑的一个方面。于是先解除变压器的影响,通过改换一个分歧型号的变压器,输出的成果并没有太大的不同。继续动手阐发传输线的阻抗。

  起首先确定电源电路环境,测试PHY芯片工作时和通信非常时的供电电源的电压,电源电压不变,无跌落,电平为3.3V;其次测试纹波噪声,测试成果也满足要求。电源电路影响暂能够解除。

  (4)差分信号线的阻抗,同层走线)“Bob Smith”终接需接近变压器端放置。

  时钟信号测试:时钟信号幅值、频次、上升下降时间、占空比等参数均满足要求。

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